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AMD detalha melhorias da tecnologia 3D V-Cache dos novos Ryzen 7000X3D

Com a chegada da família Ryzen 7000X3D, e a disponibilização de die shots dos lançamentos, a AMD detalhou nesta semana as melhorias e ajustes que precisou implementar na 2ª geração do 3D V-Cache, a tecnologia de cache empilhado implementada nos novos Ryzen 7 7800X3D, Ryzen 9 7900X3D e Ryzen 9 7950X3D. Além de taxas de transferência turbinadas, a nova memória utilizada pela companhia precisou ser ajustada para ser integrada aos chiplets de CPU do processadores, contando com soluções engenhosas.

Quando foi anunciada pouco antes da estreia do Ryzen 7 5800X3D, a tecnologia de cache empilhado da AMD já era bastante inovadora, embarcando alguns processos de fabricação muito avançados da TSMC, como uma ligação atômica das conexões de cobre sem uso de solda. Com ela, a empresa insere um chip extra de 64 MB de memória SRAM sobre o cache de nível 3 (L3) dos chiplets do processador, aumentando a quantidade de informações que os núcleos da CPU têm acesso sem ser necessário acessar a RAM do sistema.

Isso não apenas economiza energia, como principalmente turbina o desempenho em tarefas que se beneficiam de menores latências (o atraso que há até que a informação chegue ao núcleo), especialmente jogos. Para que o projeto desse certo, algumas manobras precisaram ser feitas, incluindo a adição de uma pequena placa de silício estrutural, que nivela o chiplet de CPU (chamado pela AMD de CCD) para garantir um resfriamento correto, e limitações na voltagem e nas frequências, para evitar aquecimento elevado.

Quando foi apresentado, o 3D V-Cache já impressionava pelas tecnologias avançadas que utilizava, ainda que precisasse contornar algumas limitações (Imagem: Divulgação/AMD)
Quando foi apresentado, o 3D V-Cache já impressionava pelas tecnologias avançadas que utilizava, ainda que precisasse contornar algumas limitações (Imagem: Divulgação/AMD)

Agora, para a família Ryzen 7000X3D, o time vermelho encarou novos desafios, superados com soluções muito engenhosas. O primeiro desses "obstáculos" foi que, diferente dos CCDs, fabricados com a litografia de 5 nm da TSMC, a memória SRAM a ser empilhada foi mantida no processo de fabricação de 7 nm. Com isso, as áreas de encaixe foram modificadas, já que em 5 nm os circuitos estão agrupados em uma área menor.

Para contornar isso, a AMD começou reduzindo a área do cache 3D, indo de 41 mm² para 36 mm², o que gerou um efeito curioso: um aumento significativo da densidade de transistores, passando de 114,6 milhões de transistores por mm² (MTr/mm²) para 130,6 MTr/mm². Isso faz essa memória ser mais densa que o próprio CCD de 5 nm usado na família Ryzen 7000, cuja densidade é de "apenas" 99 MTr/mm².

Há dois motivos por trás dessa situação: o cache empilhado usa uma versão especial da litografia de 7 nm dedicada a memórias SRAM, que visa justamente turbinar a densidade de transistores do chip. Além disso, os circuitos de controle foram removidos, estando localizados apenas no cache L3 padrão do próprio processador. Outro desafio era a latência, de 4 pulsos de clock (mesma da geração anterior), gerada pela distância adicional que os dados precisam percorrer do 3D V-Cache ao CCD.

Um dos desafios da AMD com o 3D V-Cache na família Ryzen 7000X3D foi a diferença de litografia — os chiplets de CPU foram reduzidos para 5 nm, mas o cache 3D foi mantido em 7 nm, dificultando as conexão (Imagem: Divulgação/AMD)
Um dos desafios da AMD com o 3D V-Cache na família Ryzen 7000X3D foi a diferença de litografia — os chiplets de CPU foram reduzidos para 5 nm, mas o cache 3D foi mantido em 7 nm, dificultando as conexão (Imagem: Divulgação/AMD)

Neste caso, tivemos melhorias significativas graças ao aumento na largura de banda (a quantidade de informação transmitida por segundo), que passou de 2 TB/s no cache empilhado de 1ª geração para 2,5 TB/s na 2ª geração, um salto notável de 25%. O ganho é resultado de melhorias implementadas nas Through-Silicon Vias (TSVs, ou vias através do silício, em tradução livre) que ligam o cache à CPU. São usados dois tipos de TSVs: as Power TSVs, que levam energia à memória, e as Signal TSVs, que transferem os dados.

Mesmo com os aprimoramentos, as TSVs foram responsáveis pelo terceiro desafio enfrentado pela AMD. Ambos os tipos eram integrados ao cache L3 da CPU, mas como há uma diferença na litografia (7 nm vs 5 nm) nesta geração que torna a área ocupada por esse cache L3 menor, mesmo com a redução de tamanho da SRAM, não há espaço para todas as vias, e a memória adicional acabava ocupando também parte do cache de nível 2 (L2).

Assim, a empresa reposicionou as Power TSVs para a região do cache L2, mantendo apenas as Signal TSVs no cache L3 da própria CPU, conseguindo ainda reduzir a área que elas ocupam em impressionantes 50% graças a uma combinação do que a companhia aprendeu com a 1ª geração do 3D V-Cache e de diversas melhorias e otimizações no design e arquitetura do processador.

A técnica avançada de ligação das TSVs desenvolvida pela TSMC foi aprimorada para a 2ª geração do V-Cache, apesar de ter mantido a densidade de conexões (Imagem: Divulgação/AMD)
A técnica avançada de ligação das TSVs desenvolvida pela TSMC foi aprimorada para a 2ª geração do V-Cache, apesar de ter mantido a densidade de conexões (Imagem: Divulgação/AMD)

A extensa lista de aprimoramentos chegou também ao processo de ligação do cache 3D com o chiplet de CPU, que apesar de ter mantindo o número e a densidade das TSVs, recebeu melhorias de design e outras novidades. Em compensação, algumas limitações foram mantidas: a memória extra segue recebendo energia da mesma região da CPU, e assim a voltagem não pode ultrapassar os 1,15 V, restrigindo o overclocking. Além disso, como na 1ª geração, há restrições de aquecimento e frequência frente aos outros processadores Ryzen 7000.

AMD possui dois I/O Dies para Ryzen e EPYC

Outro aspecto interessante revelado junto às melhorias do 3D V-Cache foram os detalhes dos novos I/O Dies — os chiplets que concentram todas as conexões dos processadores, incluindo vias da memória RAM, USB e algumas das pistas PCIe — que a AMD está usando com as CPUs Ryzen 7000 para desktops gamer e profissionais, e EPYC Genoa 9004 para data centers. Cada família possui um modelo diferente de I/O Die para atender às necessidades dos usuários a que são destinadas.

A AMD possui dois chiplets diferentes de conectividade (I/O Die): um para a liha Ryzen 7000, mais compacto, e um para a família EPYC Genoa, muito mais completo — ambos são fabricados pela TSMC em 6 nm (Imagem: Tom's Hardware)
A AMD possui dois chiplets diferentes de conectividade (I/O Die): um para a liha Ryzen 7000, mais compacto, e um para a família EPYC Genoa, muito mais completo — ambos são fabricados pela TSMC em 6 nm (Imagem: Tom's Hardware)

Ambos são fabricados em 6 nm pela TSMC, apesar das diferenças, e têm tamanhos e quantidade de transistores drasticamente diferentes. a solução para os Ryzen possui dimensões de 12,4 mm x 9,5 mm, trazendo área de 117,8 mm², e concentra cerca de 3,37 bilhões de transistores.

Já o I/O Die da linha EPYC conta com 24,8 mm x 15,6 mm, ocupando uma área enorme de 386,9 mm², e embarcando algo em torno de impressionantes 11 bilhões de transistores — para efeito de comparação, o A16 Bionic, chip do iPhone 14 Pro, tem 16 bilhões de transistores. Essa variação ocorre por conta dos servidores e data centers exigirem uma quantidade muito maior de canais de memória, pistas PCIe e outras conexões, consequentemente obrigando o I/O Die a ser maior.

Paralelo a isso, o usuário do Twitter Locuza, um especialista em eletrônica que costuma analisar os die shots (as fotos dos circuitos de chips), divulgou sua avaliação do I/O Die da linha Ryzen 7000. Na imagem editada por ele, é possível ver a presença de algumas estruturas interessantes, como a GPU integrada Radeon 610M com arquitetura RDNA 2, as conexões de RAM DDR5, os controladores de memória, as pistas PCIe 5.0, a área destinada às portas USB e DisplayPort, entre outras.

Fonte: Canaltech

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